一、晶圓級封裝技術可定義

晶圓級封裝技術可定義為：直接在晶圓上進行大部分或全部的封裝、測試程序，然后再進行安裝焊球并切割，產出一顆顆的 IC 成品單元（如下圖所示）。

1. 縮短設計和生產周期，降低整體項目成本；

2. 在晶圓級實現高密度 I/O 互聯，縮小線距；

3. 優化電、熱特性，尤其適用于射頻/微波、高速信號傳輸、超低功耗等應用；

4. 封裝尺寸更小、用料更少，與輕薄、短小、價優的智能手機、可穿戴類產品達到完美契合；

5. 實現多功能整合，如系統級封裝（System in Package，SiP）、集成無源件（Integrated Passive Devices，IPD）等。

需要強調的一點是，與打線型封裝技術不同，用晶圓級封裝技術來實現腔內信號布線（Internal Signal Routing）有多個選項：晶圓級凸塊（Wafer Bumping）技術、再分布層（Re-Distribution Layer）技術、硅介層（Silicon Interposer）技術、硅穿孔（Through Silicon Via）技術等。

1. 晶圓級凸塊（Wafer Bumping）技術；

2. 扇入型（Fan-In）晶圓級封裝技術；

3. 扇出型（Fan-Out）晶圓級封裝技術；

4. 2.5D 晶圓級封裝技術（包含IPD）；

5. 3D 晶圓級封裝技術（包含IPD）。

晶圓凸塊（Wafer Bumping），顧名思義，即是在切割晶圓之前，于晶圓的預設位置上形成或安裝焊球（亦稱凸塊）。晶圓凸塊是實現芯片與 PCB 或基板（Substrate）互連的關鍵技術。凸塊的選材、構造、尺寸設計，受多種因素影響，如封裝大小、成本及電氣、機械、散熱等性能要求。下圖所示為幾款典型的晶圓凸塊實例：

四、晶圓級封裝-扇出型封裝（Fan-Out Wafer Level Package，FOWLP） 及扇入扇出混合型（Hybrid Fan-In/Fan-Out）：

扇入型晶圓級封裝（Fan-In Wafer Level Package，FIWLP）技術，業內亦稱晶圓級芯片規模封裝（Wafer Level Chip Scale Package，WLCSP）技術，是當今各類晶圓級封裝技術中的主力，主要供給手機、智能穿戴等便攜型電子產品市場。

隨著便攜型電子產品的空間不斷縮小、工作頻率日益升高及功能需求的多樣化，芯片輸入/輸出（I/O）信號接口的數目大幅增加，凸塊及焊球間距（Bump Pitch & Ball Pitch）的精密程度要求漸趨嚴格，再分布層（RDL）技術的量產良率也因此越發受重視。在這種背景下，扇出型封裝（Fan-Out Wafer Level Package，FOWLP） 及扇入扇出混合型（Hybrid Fan-In/Fan-Out）等高端晶圓級封裝技術應運而生。下圖所示為FIWLP（左）、FOWLP（右）的典型結構：

五、晶圓級封裝制程：再分布層（Re Distribution Layer, RDL）技術

在晶圓級封裝制程里, 再分布層（Re Distribution Layer, RDL）技術主要用于在裸芯（Bare Die）和焊球之間重新規劃（也可理解為優化）信號布線、傳輸的路徑，以達到將晶圓級封裝產品的信號互聯密度、整體靈活度最大化的目的。RDL 的技術核心，簡單來說就是在原本的晶圓上附加一層或多層的橫向連接，用來傳輸信號。

下圖所示為典型的 Chip-First RDL 方案。值得注意的是，在該方案中有兩層電介質（Dielectric）材料，用來保護被其包裹的 RDL 層（可理解為應力緩沖）。另外，凸塊冶金（Under Bump Metallurgy，UBM）技術在這里也派上了用場，來幫助觸點（Contact Pad）支撐焊球、RDL 還有電介質。

隨著超高密度多芯片模組（Multiple Chip Module，MCM）乃至系統級封裝（SiP）產品在 5G、AI、高性能運算、汽車自動駕駛等領域的普及，2.5D 和 3D 晶圓級封裝技術備受設計人員青睞。下圖所示為 2.5D（左）和 3D（右）晶圓級封裝技術。

如上方圖左所示，對 2.5D 晶圓級封裝技術而言，兩顆芯片的信號互聯，可以通過再分布層（Re-Distribution Layer，RDL）或者硅介層（Silicon Interposer）技術來實現。

如上方圖右所示，對 3D 晶圓級封裝技術而言，邏輯、通訊類芯片如 CPU、GPU、ASIC、PHY 的信號互聯，也可通過再分布層（RDL）或硅介層（Silicon Interposer）技術來實現。但是，3D 堆疊起來的多個高帶寬存儲（High-Bandwidth Memory，HBM）芯片與其底部的邏輯類芯片的信號互聯，則由硅穿孔（Through Silicon Via，TSV）技術來實現。當然，以上幾種互聯（Interconnect）如何取舍，需根據實際規格、成本目標具體問題具體分析。

不論著眼現在，還是放眼未來，隨著 5G、人工智能、物聯網等大技術趨勢奔涌而至，在高密度異構集成的技術競賽中，晶圓級封裝技術必將占有一席之地。

六、先進封裝清洗劑介紹

芯片級封裝在nm級間距進行焊接,助焊劑作用后留下的活性劑等吸濕性物質,較小的層間距如存有少量的吸濕性活性劑足以占據相對較大的芯片空間,影響芯片可靠性。要將有限的空間里將殘留物帶離清除,清洗劑需要具備較低的表面張力滲入層間芯片,達到將殘留帶離的目的。

合明科技研發的水基清洗劑配合合適的清洗工藝能為芯片封裝前提供潔凈的界面條件。

水基清洗的工藝和設備配置選擇對清洗精密器件尤其重要，一旦選定，就會作為一個長期的使用和運行方式。水基清洗劑必須滿足清洗、漂洗、干燥的全工藝流程。

污染物有多種，可歸納為離子型和非離子型兩大類。離子型污染物接觸到環境中的濕氣，通電后發生電化學遷移，形成樹枝狀結構體，造成低電阻通路，破壞了電路板功能。非離子型污染物可穿透PC B 的絕緣層，在PCB板表層下生長枝晶。除了離子型和非離子型污染物，還有粒狀污染物，例如焊料球、焊料槽內的浮點、灰塵、塵埃等，這些污染物會導致焊點質量降低、焊接時焊點拉尖、產生氣孔、短路等等多種不良現象。

這么多污染物，到底哪些才是最備受關注的呢？助焊劑或錫膏普遍應用于回流焊和波峰焊工藝中，它們主要由溶劑、潤濕劑、樹脂、緩蝕劑和活化劑等多種成分，焊后必然存在熱改性生成物，這些物質在所有污染物中的占據主導，從產品失效情況來而言，焊后殘余物是影響產品質量最主要的影響因素，離子型殘留物易引起電遷移使絕緣電阻下降，松香樹脂殘留物易吸附灰塵或雜質引發接觸電阻增大，嚴重者導致開路失效，因此焊后必須進行嚴格的清洗，才能保障電路板的質量。

合明科技是一家電子水基清洗劑 環保清洗劑生產廠家,其產品覆蓋先進封裝清洗劑、半導體清洗、芯片清洗、PCBA電路板清洗劑、助焊劑清洗劑等電子加工過程整個領域。合明科技先進封裝清洗劑產品包含晶圓級封裝清洗劑、SIP系統級封裝清洗劑、倒裝芯片清洗劑、POP堆疊芯片清洗劑等。

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